Trong VHDL thì tín hiệu signal được xem là:

A.&

B.||

C.AND

C.&&

A.Gán bit 5 và 7 cho 1 và gán bit 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.

B.Gán bit 5 hoặc 7 cho 1 và gán 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.

C.Gán bit 5 và 7 cho 1 và gán bit 6 và 4 và 3 và 2 và 1 và 0 cho 0.

D.Gán bit 1 cho 5 hoặc 7 và gán bit 0 cho 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.

A.Chứa hằng số cho phép thay đổi giá trị

B.Không có giá trị gì.

C.Để lưu các biến

D.Chứa hằng số không đổi

A.Integer, bit, Boolean.

B.Integer, bit, Boolean, bit_vector.

C.Bit_vector, bit, Boolean.

D.Integer, bit, bit_vector.

A.Gán bit 1 cho 5 hoặc 7 và và gán tất cả bằng 0.

B.Gán bit 5 hoặc 7 cho 1 và gán tất cả bằng 0.

C.Gán bit 5 và 7 cho 0 và gán tất cả bằng 0.

D.Gán bit 5 và 7 cho 1 và gán tất cả bằng 0.

A.Chuyển hằng số 5 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4

B.Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4

C.Chuyển hằng số 4 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4

D.Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4

A.3 toán tử.

B.6 toán tử.

C.4 toán tử.

D.5 toán tử.