Trong VHDL thì lệnh a <= ((7|5) => '1', 6|4|3|2|1|0=>'0'); có chức năng:

A.&

B.||

C.AND

C.&&

A.Gán bit 1 cho 5 hoặc 7 và và gán tất cả bằng 0.

B.Gán bit 5 hoặc 7 cho 1 và gán tất cả bằng 0.

C.Gán bit 5 và 7 cho 0 và gán tất cả bằng 0.

D.Gán bit 5 và 7 cho 1 và gán tất cả bằng 0.

A.Chứa hằng số cho phép thay đổi giá trị

B.Không có giá trị gì.

C.Để lưu các biến

D.Chứa hằng số không đổi

A.Chuyển hằng số 5 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4

B.Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4

C.Chuyển hằng số 4 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4

D.Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4

A.Integer, bit, Boolean.

B.Integer, bit, Boolean, bit_vector.

C.Bit_vector, bit, Boolean.

D.Integer, bit, bit_vector.

A.0, 1, Z

B.0, 1, Z, H, L, W

C.0, 1

D.True, False