Phòng luyện đề thi giữa kì 1 năm học 2026-2027 tất cả các môn lớp 1-12

✕

Giảm 50% Kích hoạt VIP

Kích hoạt VIP

Tạo VIP

Câu hỏi:

29/09/2025 191

For the following code segment, the final value of variable “d” will be …
integer a, b, c, d;
initial begin
a = 25;
b = 12;
c = 5;
d = 17;
a = b + c;
b = a – 15;
c = a + d;
d = c + d;
end

A. 58

B. 51

C. 40

D. 53

Xem lời giải

Câu hỏi trong đề: 20+ câu trắc nghiệm Thiết kế hệ thống số dùng HDL có đáp án !!

Giao bài

Quảng cáo

Trả lời:

Giải bởi Vietjack

Chọn đáp án B.

Đang tải chế độ Học...

Hot: 1000+ đề thi giữa kì 1 lớp 1-12 đầy đủ các môn (Update 2026) (chỉ từ 60k). Tải ngay

ĐẶC QUYỀN VIP

Đăng ký VIP để học và luyện thi không giới hạn

Trọn bộ quyền lợi trên Vietjack, trong một tài khoản.

Phòng luyện thi cấp tốc: ĐGNL - ĐGTD, Tốt nghiệp THPT, Ôn vào 10, Ôn vào 6, Ôn Giữa kì/Cuối kì
Hơn 200K đề thi thử, đề minh hoạ, chính thức các năm
Với 3tr+ câu hỏi theo các mức độ Nhận biết, Thông hiểu, Vận dụng
Tải xuống đề thi [DOCX] với đầy đủ đáp án
Xem hàng ngàn bài giảng đính kèm củng cố thêm kiến thức
Bao gồm tất cả các bậc từ Tiểu học đến Đại học
Chặn hiển thị quảng cáo tăng khả năng tập trung ôn luyện
Đăng ký ngay

CÂU HỎI HOT CÙNG CHỦ ĐỀ

Câu 1

If A = 4b011 and B = 4b0011, then the result of A ** B will be

A.

9

B.

Invalid expression

C.

6

D.

27

Lời giải

Chọn đáp án D.

Câu 2

Which of the following statements is/are true? (multiple choices)

A.

The “assign” statement implements continuous assignment between the expression specified on the right-hand side and a “net” type variable specified on the left-hand side

B.

The “assign” statement implements continuous assignment between the expression specified on the right-hand side and a “reg” type variable specified on the left-hand side

C.

None of these

D.

The “assign” statement can be used to model a latch, which is a sequential circuit

Lời giải

Chọn đáp án A.

Câu 3

Which of the following is true for the following module?
module mydesign (a,b);
input [1:0] b;
output reg a;
always @(b)
begin
if (b==2'b00) a = 1'b0;
else if (b==2'b11) a = 1'b0;
else a = 1'b1;
end
end module

A. A latch will be generated for the output "a"

B. The synthesis tool will give an error

C. A combinational circuit implementing an AND function will be generated

D. A combinational circuit implementing a XOR function will be generated

Lời giải

Bạn cần đăng ký gói VIP ( giá chỉ từ 250K ) để làm bài, xem đáp án và lời giải chi tiết không giới hạn.

Nâng cấp VIP

Câu 4

Consider the following Verilog code segment:
wire [5:0] A, B;
wire C;
assign C=^A;
If the values of A and B are 5’b10011 and 5’b01110 respectively, what will be the value of {A[3:1], 2{C}, B[2:0]}?

A. 00100110

B. 00111110

C. 01111110

D. None of these

Lời giải

Bạn cần đăng ký gói VIP ( giá chỉ từ 250K ) để làm bài, xem đáp án và lời giải chi tiết không giới hạn.

Nâng cấp VIP

Câu 5

Which of the following statements are true? (multiple choices)

A.

All of the above

B.

A variable index used at the RHS of an “assign” statement generates a multiplexer whereas usage of it at the LHS results in a decoder

C.

The “assign” statement can be used to implement both combinational as well as sequential circuits

D.

The use of conditional operator in an “assign” statement always results in a multiplexer

Lời giải

Bạn cần đăng ký gói VIP ( giá chỉ từ 250K ) để làm bài, xem đáp án và lời giải chi tiết không giới hạn.

Nâng cấp VIP

Câu 6

Consider the following Verilog module.

module guess (data, cond, result);

input [7:0] data;

input [1:0] cond;

output reg result;

always @(data)

begin

if (cond == 2’b00)

result = |data;

else

result = ~^data;

end

endmodule

Which of the following are true when the module is synthesized? (multiple choices)

A.

The synthesize system will generate a wire for result

B.

A combinational circuit will be generated

C.

None of the above

D.

A sequential circuit with a storage element for result will be generated

Lời giải

Bạn cần đăng ký gói VIP ( giá chỉ từ 250K ) để làm bài, xem đáp án và lời giải chi tiết không giới hạn.

Nâng cấp VIP

Câu 7

For the following Verilog code segment:
wire [7:0] A;
wire B;
assign B = ~|A;
If the value of A is 8’b00111001, what will be the value of {A[5:3], 3{B}}?

A. 6’b111000

B. 6’b011000

C. None of the above

D. 6’b111111

Lời giải

Bạn cần đăng ký gói VIP ( giá chỉ từ 250K ) để làm bài, xem đáp án và lời giải chi tiết không giới hạn.

Nâng cấp VIP

Xem thêm các câu hỏi khác »

Bằng việc đăng ký, bạn đồng ý với Điều khoản sử dụng và Chính sách bảo mật của Vietjack.

Khóa học 1 - 12

THPT

THCS

Phòng luyện đề

ĐGNL - ĐGTD

Tốt nghiệp THPT

Ôn vào 10

Ô Ôn vào 10

Ôn vào 6

Ô Ôn vào 6

Tài liệu

THPT

THCS

Tin Tuyển Sinh